Digital-electronics 简明教程
Digital Electronics - N-bit Parallel Adders
让我们从对二进制加法器和二进制加法的规则进行简要介绍开始这篇文章。在数字电子学中， adder 或 binary adder 是执行两个或多个二进制数位相加的组合数字电路。两个位的二进制加法通过遵循以下四个规则执行 −
\mathrm{0 \: + \: 0 \: = \: 0}
\mathrm{0 \: + \: 1 \: = \: 1}
\mathrm{1 \: + \: 0 \: = \: 1}
\(\mathrm{1 \: + \: 1 \: = \: 10 (和 \: = \: 0; 进位 \: = \: 1)}
前三个运算的和的位长是一个二进制数位。但是，最后一个组合的和，即被加数和加数都等于 1 时，二进制和由两个二进制数位组成，即和位和进位位。最重要的位是进位位，而最低重要的位是和位。
我们还需要了解全加器电路，以便更好地理解 N 位并行加法器的实现和操作。全加器及其框图和真值表如下所述。
What is Full Adder?
将两个位和一位进位相加并产生一位和位和一位进位位作为输出的组合数字电路称为 full adder (FA) 。
换句话说，可以加三个输入位并产生两个输出位（即和位和进位位）的二进制加法器电路称为全加器。全加器的框图如图 1 所示。
这里，A 和 B 是输入位，Cin 是前一个和的输入进位位，S 是输出和位，Cout 是输出进位位。
全加器电路的操作可以很容易地从其以下给出的真值表中理解。
Input |
Output |
A |
B |
Cin |
S |
Cout |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
现在，让我们讨论使用全加器实现 N 位并行加法器。
N-Bit Parallel Adder
Parallel adder 是用来加两个有 N 位的二进制数的二进制加法器电路（例如，要加 4 位二进制数，我们使用 4 位并行加法器，以此类推）。顾名思义，并行加法器是一个数字组合电路，它以并行形式加两个二进制数，并以并行形式生成这些二进制数的算术和。
正如我们上面已经提到的，全加器只能执行两个一个位二进制数的加法，这些二进制数由两个输入位和一个输入进位位组成，即三位相加。但在实际操作中，我们必须加长度超过一位的二进制数。为了加这种二进制数，我们使用并行二进制加法器，它能够加任何位长的两个二进制数，例如 4 位、5 位等。
我们可以通过以链式连接方式连接全加器来实现一个 N 位并行加法器。使用全加器的 N 位并行加法器的框图表示如图 2 所示。
从 N 位并行加法器的框图可以看出，每个全加器的进位输出连接到链中更高一级的全加器的进位输入端。
实现并行加法器所需的全加器数量由要加的两个二进制数中的位数决定。因此，一个 N 位并行加法器需要 N 个全加器来执行并行加法。例如，一个 2 位并行加法器需要 2 个全加器，4 位并行加法器由 4 个全加器组成，以此类推。
Operation of N-Bit Parallel Adder Circuit
图 2 中所示的 N 位并行加法器的功能可以用以下步骤描述 −
-
首先，全加器 FA1 加上两个输入位 A1 和 B1 以及输入进位位 Cin，并生成输出和位 S1 和进位位 C1，该进位位转发给链中的下一个加法器 (FA2)。和位 S1 是输出和的最低重要位。
-
在下一阶段，全加器电路 FA2 被激活并加输入位 A2 和 B2 以及 C1。它生成和位 S2，它是输出和的第二位，以及进位位 C2，该进位位连接到链中的下一个全加器 FA3。
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此过程将一直持续到链中的最后一个全加器，即 FAn。全加器使用进位输入 C(n-1) 与输入位 An 和 Bn 一起加，以产生输出和 Sn 的最后一位和最后的输出进位位 Cn。
Disadvantages of Parallel Adder
并行加法器的主要缺点在于传播延迟。这是因为在并行加法器中，必须将来自前一次加法的进位传播到下一个加法器，而这需要花费一些时间。这会在加法中造成严重的传播延迟。这种传播延迟与二进制数字中的位数成正比。