Digital-electronics 简明教程
Digital Electronics - Latches
锁存器是一个异步顺序电路，其输出会随施加输入的变化而立即变化。锁存器用于在数字系统中存储 1 位信息，因此它被认为是最基本的存储单元。
在本章中，我们将详细解释 latches in digital electronics 以及它们类型和应用。
What is a Latch?
在数字电子学中， latch 是一个可以存储 1 位信息的异步顺序电路。它用作数字电路中的基本存储单元。
锁存器可以有两种稳定状态，即 set 和 reset 。设定状态由逻辑 1 表示，复位状态由逻辑 0 表示。由于这两种稳定状态，锁存器也称为 bistable-multivibrator 。锁存器状态根据施加的输入进行切换。
关于锁存器要注意的最重要的事情是它们没有用于同步的时钟信号。这就是它们被称为异步顺序电路的原因。
逻辑门是锁存器的基本构建块。由于没有使用同步和时钟信号。因此，锁存器会立即根据输入信号的施加进行操作。
Characteristics of Latches
锁存器的一些关键特性如下所述 −
-
锁存器可以存储 1 位数字信息，可以使用逻辑 0 或逻辑 1 来表示它。因此，锁存器主要用作数字电路中的存储单元。
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锁存器具有反馈机制，允许它们在其当前状态保持不变，直到施加下一个输入。
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锁存器的操作完全由施加的输入控制，这意味着锁存器的输出基于输入信号的变化进行更新。
Types of Latches
以下是数字电路和系统中使用的锁存器的主要类型 −
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SR Latch
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JK Latch
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D Latch
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T Latch
现在让我们详细讨论每种类型的锁存器。
SR Latch
SR 锁存器是一种具有两个输入线（指定为 S 和 R）的锁存器类型。其中，S 表示设定输入，R 表示复位输入。因此，它也被称为 Set-Reset Latch 。
SR 锁存器有两个稳定状态，即设定状态 (S) 和复位状态 ®。SR 锁存器的框图如图所示。
就 SR 锁存器而言，S 输入将输出 Q 设定为 1，而 Q' 为 0。另一方面，R 输入将输出 Q 设定为 0，而 Q' 为 1。如果 S 和 R 输入同时为高，则称锁存器处于“禁止状态”。
SR 锁存器针对不同输入组合的完全操作由下述真值表描述−
Inputs |
Outputs |
Comment |
S |
R |
Q |
Q' |
0 |
0 |
Q |
Q' |
No change |
0 |
1 |
0 |
1 |
Reset state |
1 |
0 |
1 |
0 |
Set state |
1 |
1 |
X |
X |
Forbidden state |
SR 锁存器可以通过以交叉耦合的方式连接两个 NOR 门来实现，如下述图表所示。
JK Latch
JK 锁存器是另一种类型的锁存器，它有两个输入，即 J 和 K。此处，输入 J 类似于 SR 锁存器中的 S 输入，输入 K 类似于 SR 锁存器中的 R 输入。
JK 锁存器的操作与 SR 锁存器类似，但它没有禁用状态。相反，当两个输入 J 和 K 均为 1 时，它具有一个切换状态，其中输出 Q 和 Q’会交换其状态。
因此，JK 锁存器主要设计用于克服 SR 锁存器中的禁用状态问题。
JK 锁存器的框图如下述图表所示−
下述真值表描述了 JK 锁存器针对不同输入组合的操作−
Inputs |
Outputs |
Comment |
J |
K |
Q |
Q' |
0 |
0 |
Q |
Q' |
No change |
0 |
1 |
0 |
1 |
Reset state |
1 |
0 |
1 |
0 |
Set state |
1 |
1 |
Q' |
Q |
Toggle state |
从这个真值表，可以清楚地看出，通过实现切换状态来解决禁用状态问题。
JK 锁存器的逻辑电路由两个 NOR 门和两个 AND 门的组合组成，如下述图表所示。
D Latch
D 锁存器，也称为数据锁存器或透明锁存器，是一种双稳态多谐振荡器，它有两个输入信号，即 D（数据）输入和 E（使能）输入。
只要 E 输入为高电平，那么 D 锁存器的输出 Q 与施加到 D 输入线路的输入相同。当 E 输入变为低电平时，D 锁存器的输出将保持不变，直至新输入施加到 D 输入。
D 锁存器的框图如下述图表所示。
下述真值表解释了 D 锁存器的操作−
Inputs |
Outputs |
Comment |
D |
E |
Q |
Q' |
0 |
0 |
Q |
Q' |
No change |
0 |
1 |
0 |
1 |
Reset state |
1 |
0 |
Q |
Q' |
No change |
1 |
1 |
1 |
0 |
Set state |
D 锁存器的逻辑电路图描绘如下述图表所示−
